Xilinx ISE Design Suite v10.1 英文正式版(電子設計套件)(DVD9版)(此片售價300元) 商品名稱： Xilinx ISE Design Suite v10.1
商品分類： 電子、電機、電信應用軟體 商品類型： 電子設計套件 語系版本： 英文正式版 運行平台： WIN 9x/WIN ME/WIN NT/WIN 2000/WIN XP/WIN 2003 更新日期： 2008-05-25 熱門標籤： Xilinx Suite Design ISE htm
安裝序號:1472AKH27AD266UHKE980RNMB
內容說明:ISE 設計套件 10.1 簡介
ISE 設計套件 10.1 供應了一個用於邏輯、嵌入式和/或 DSP 設計的集成環境。
ISE? 設計套件 10.1 是 Xilinx 推出的業內領先設計器材的最新版本，供應了完竣的
設計遵命和生產率組合。無論您的設計是必要靈活的嵌入式處認識決打算、DSP 開發
專用流程，還是最佳的高遵命邏輯，ISE 設計套件10.1均能幫您麻利實現設計目標。
ISE 設計套件整合了 Xilinx 的嵌入式、DSP 和邏輯設計的設計器材。它包羅：
ISE? Foundation? 軟體
ISE? WebPACK? 軟體（免費下載）
帶有 ISE 仿真器的 ISE Foundation 軟體
Platform Studio 和嵌入式開發套件（EDK）
PlanAhead? 設計和分析器材與 PlanAhead Lite
ChipScope? Pro 器材
ChipScope Pro 串行 I/O 器材套件
System Generator for DSP
AccelDSP? 綜合器材Quote:今朝，FPGA設計已經與固定架構晶片的設計變得同樣複雜
，門數量的增加和生產工藝的進步使得FPGA走到技術的前沿。FPGA已經不再僅僅做為
設計原型平台，不日的數百萬門的FPGA器件採用先進的45nm工藝生產，價位也具有相
當的競爭力，徹底能夠聲援高遵命大量量產品的設計。考慮到傳統的高度靈活性和可
編程優點，以及設計不便性，FPGA在許多情況上已經成為最佳的選擇，可廣泛用於電
腦、通訊、消費和汽車市場中眾多懇求厚道且老本緩慢的應用。因此FPGA設計器材環
境必須跟上相應器件的發展。
ISE Design Suite 10.1 — Ultimate Productivity
The ISE Design Suite delivers the optimal solution for your Logic,
Embedded, and DSP design.
Logic design - Delivering optimal timing closure for higher performance,
lower power designs
Embedded systems – Design wizards accelerate processing development and
time-to-market
DSP design - Flows and IP tailored for algorithm, system, and hardware
developers
隨著FPGA設計複雜性不斷增加，並且先進的生產工藝不斷引入新的設計實現挑戰，設
計人員希望設計器材解決打算能夠同時進步更好的器材遵命、更高的屈從和更豐富的
遵命。其中最關心的問題是設計器材吞吐身手（即更快的運行時間）、易用性和生產
力。隻要這樣才具更快實現時序收斂和設計反覆。設計人員還必要高級遵命來解決時
序和低功率等問題。
同時，設計領域也在差别融合，因此設計團隊必要滿足掃數設計實現選擇的綜合解決
打算。通過一個集成環境完成邏輯、嵌入式和DSP應用設計概略進步生產力，並通過片
上系統（SoC）FPGA促進真正的系統級設計。
賽靈思創新性地為其屢獲殊榮的被廣泛採用的ISE? 器材套件推出了新版本，從而再次
為設計解決打算確立了新標準，並為其最新的高遵命Virtex?-5和低老本Spartan?-3
FPGA供應了更強大的聲援。通過新推出的ISE Design Suite 10.1，賽靈思側面解決了
採用高級FPGA進行設計的設計師所面對的最嚴峻挑戰，並且第一次供應了一個統一了
邏輯、嵌入式和DSP應用設計人員必要的解決打算。
在過去幾年時間裡，ISE不停被獨立用戶調查評為業界最佳解決打算。基於其始終如一
的領導地位，賽靈思現在新供應了一個覆蓋從前端到後端整個設計流程的全遵命增強
設計環境，能夠為複雜FPGA設計供應高遵命、高生產力和關鍵共性。ISE Design
Suite 10.1為設計流程的每一步都供應了直觀的生產力增強器材，覆蓋從系統級設計
探索、軟體開發和基於HDL硬體設計，直到驗證、調試和PCB設計集成的全部設計流程
。
速率為王
工程師對更高遵命的謀求是永遠都不會滿足的，特別是現在的設計規模越來越大，並
且越來越複雜。ISE Design Suite 10.1版極大放慢了設計實現速率，運行速率平勻快
兩倍。因此設計人員概略在一天時間裡完成屢次設計反覆。這一增強設計環境現在還
供應了SmartXplorer技術。SmartXplorer技術專門為解決設計人員所面臨的時序收斂
和生產力這兩大艱巨挑戰而開發。SmartXplorer技術聲援在多台Linux主機上進行分佈
式處理，可在一天時間裡完成更屢次實施過程。通過壟斷分佈式處理和多種實施策略
，遵命概略降職多達38%。SmartXplorer技術同時還供應了一些器材，允許用戶壟斷獨
立的時序報告監控每個運行實例。
PlanAhead Lite和基於策略的實施方法供應終極生產力聲援
設計器材僅僅是運行速率飛快並不夠，設計人員還必要更高效的方法和共性來大幅提
高生產力。
ISE Design Suite 10.1可與賽靈思公司屢獲殊榮的PlanAhead? 設計分析器材所供應
的強大遵命合營操縱。PlanAhead? 設計分析器材供應的佈局規劃和分析遵命可極大縮
短設計時間。PlanAhead能夠進步綜合和佈局布線之間的流程屈從。壟斷可視化關鍵路
徑和佈局規模視圖，設計人員概略進步遵命。這樣概略大大減少設計反覆的次數，並
縮短設計反覆的時間。這一方法允許設計人員將較大規模的設計聯系為更小更易於處
理的模組，並集合精力優化每一模組，從而進步整個設計的遵命和質量。
ISE? Foundation?中的PlanAhead Lite器材為用戶供應了全遵命PlanAhead設計和分析
器材所擁有的強大佈局規劃和分析遵命的一個子集。免費供應的PlanAhead Lite採用
了反動性的PinAhead技術。這不停觀的解決打算旨在簡化企圖目標FPGA和PCB之間介面
的複雜性。PinAhead技術聲援在設計較早階段伶俐實現引腳定義，從而灌注貫注了群體在
設計後期發生的與引腳佈局相關的修改。這種修改過去群體必須通過交互式引腳佈局
才具完成設計規模檢查。在PinAhead器材中，引腳調配完成後，還概略操縱逗號聯系
值（CSV）文件或通過VHDL或Verilog頭文件輸出I/O連接埠資訊。
ISE Design Suite10.1的推出還進一步簡化了確定最優實現設置的過程。現在設計人
員還可規定和設置自己獨特的設計目標，概略是遵命最大、優化器件壟斷、低落動態
功耗、大若是實施時間最短。例如，通過指定「area reduction」（減小面積）做為
次要目標，設計人員平勻概略獲得10%的邏輯壟斷率。
針對深亞微米時代的功率分析和優化
業界鑽研評釋，滿足功率預算是FPGA設計人員面臨的一項越來越大的挑戰，特別是工
藝幾何尺寸的不斷縮小進一步加劇了這一問題。ISE Design Suite 10.1為用戶供應了
在設計過程中盡早分析功率懇求的遵命，同時還概略在設計過程中優化動態功率。
第二代XPower功率分析器材供應了改良的用戶介面，依照模組、結構層次、電源軌和
操縱的資源分析功率更為繁冗，因此進一步增強了功率估算遵命。資訊概略文本和
HTML報告花腔給出。與其它邏輯供應商供應的靜態估算網頁較量，這是一項宏壯進步
，同時在供應準確的功耗資訊方面是一個飛躍。
ISE Design Suite 10.1供應了便捷全面的功率優化遵命。壟斷集成的「功率優化設計
目標」遵命，用戶概略簡單地一步完凋射率優化流程。通過映射和佈局布線算法的改
進，對於採用65nm Virtex?-5器件和Spartan?-3 Generation FPGA的設計動態功率平
均可低落10%和12%。
簡化系統設計
由於當今的複雜SoC包羅完成差别遵命的多個子系統，因此設計環境必須能夠和諧地支
援多種設計實現技術。ISE Design Suite 10.1在設計構建方面供應了更大的靈活性，
聲援在設計中更廣泛地採用嵌入式和DSP子系統。這一統一了邏輯、嵌入式和DSP設計
遵命的新版本為實現差别器件的組合供應了不便。其統一互壟斷性身手允許用戶在
ISE Project Navigator內不便地增長System Generator模組。EDK 和 System
Generator for DSP技術之間差别器材的集成取得進一步增強，從而能夠為同時涉及嵌
入式和信號處理的更複雜FPGA SoC設計供應聲援。
ISE Design Suite 10.1配置
賽靈思ISE Design Suite 10.1版軟體供應了一個可定制的環境，概略通過定制來適合
設計人員的特殊必要：
ISE Foundation是業界最全面的可編程邏輯設計環境。ISE Foundation聲援掃數賽靈
思領先CPLD和FPGA產品系列，並且供應了完成任何邏輯設計所必要的局部，即概略獨
立運行，也概略與第三方EDA設計器材緊麋集成。ISE Foundation免費供應了ISE
Simulator Lite版本，並且供應了升級到ISE Simulator全遵命版本的選擇。ISE
Foundation聲援Microsoft Windows 和 Linux環境。
ISE WebPACK 可從賽靈思網站免費下載。ISE WebPACK? 為完成採用賽靈思CPLD和低密
度FPGA的可編程邏輯設計供應了所必要的局部，並且包羅業界領先的ISE Foundation
器材中的同樣器材。ISE WebPACK 聲援Microsoft Windows 和 Linux環境。
System Generator for DSP –System Generator for DSP套件為採用賽靈思FPGA的高
遵命DSP系統供應了殘缺的設計環境。通過Simulink 和 MATLAB系統建模和自動代碼生
成的無縫集成，高級抽像可自動編譯到高度並行的系統中，並且不會帶來任何遵命損
失。System Generator是Xilinx XtremeDSP解決打算的事多掃數。XtremeDSP 解決方
案供應了先進的晶片技術、設計器材、IP內核、開發套件以及專用設計和教訓培訓服
務。
AccelDSP Synthesis Tool -AccelDSP? 綜合器材可間接從浮點MATLAB? M-文件自動生
成可綜合的RTL模型。壟斷AccelDSP綜合器材，以MATLAB語言編寫的算法可驅動整個設
計和驗證流程。從浮點定義到門級實現的掃數次要步驟均可從MATLAB源語句生成，並
且可通過直觀的用戶界面牽制。
Xilinx Platform Studio (XPS) –對於適配到Xilinx FPGA的採用PowerPC? 硬處理器
核和 Xilinx MicroBlaze? 軟處理器核的嵌入式子系統，Xilinx Platform Studio套
件概略完成設計的簡化、抽像和放慢。XPS 套件與計算IP庫、軟驅動、文檔、參考設
計和MicroBlaze軟處理器IP內核合營構成賽靈思嵌入式開發套件（EDK）的一掃數。
PlanAhead設計和分析器材 - 通過採用過去ASIC設計人員罕用的分層佈局規劃技術來
進步綜合和佈局布線等設計步驟的屈從，PlanAhead器材聲援FPGA設計人員取得更優異
的結果。這一方法可大大減少設計反覆次數和縮短反覆時間，並且平勻可將設計遵命
再進步15%。PlanAhead用戶可快捷通過「what if」假設分析來盡早確定並清掃潛在問
題，同時將關鍵路徑和模組分組並通過連接分析和壟斷率牽制來進步布通率。
ChipScope Pro調試和驗證 –ChipScope? Pro分析器材聲援對FPGA設計進行片上實時
驗證和調試，器件此時如故與整個系統互動。與傳統調試方法較量，概略使驗證週期
縮短50%。ChipScope Pro還概略間接與Agilent邏輯分析儀合營操縱，實現更深的
FPGA信號分析。
ISE Simulator -ISE Simulator供應了與ISE環境集成的殘缺的全遵命HDL仿真器材。
ISE Simulator有兩個版本。ISE Simulator Lite隨掃數版本ISE免費供應，為HDL源代
碼不超過1萬行的CPLD和低密度FPGA設計供應了一個理想的解決打算。ISE Simulator
徹底版聲援掃數設計密度，可做為ISE Foudation的低老本附加模組供應。
ModelSim Xilinx Edition III –ModelSim XE III是殘缺的PC硬體描摹語言（HDL）
仿真和調試環境，聲援設計人員完成HDL源代碼、功率以及時序模型的驗證。MXE
III 供應了 100%和 VHDL和Verilog語言覆蓋，供應了源代碼察看器/編輯器、波形察
看器、設計結構瀏覽器、列表窗口以及其它遵命來進步生產力
Today, FPGA design is as sophisticated as any fixed-architecture
implementation alternative, with gate counts and manufacturing processes
pushing the leading edge. No longer are FPGAs consideredonly a scaled-back
prototyping platform; todays multi-million-gate devices offered at
competitive price-points are fully capable of powering high-performance,
high-volume products. Combined with their traditional benefits of extreme
flexibility and programmability, as well ease-of-design, FPGAs are, in
many cases, the best option for a wide variety of demanding, cost-sensitive
and dynamic applications in computer, communications, consumer and
automotive markets.
So it is imperative that FPGA design tool environments keep pace with
the device capabilities for which they are targeted.
The folks at Xilinx have introduced version 10.1 of their ISE Design
Suite. This is a single unified release providing FPGA logic designers,
embedded designers, and DSP designers with immediate access to the
company's entire line of design tools with full interoperability.
The ISE Design Suite 10.1 delivers significantly faster implementations
with an average of 2X faster run times than its predecessor, thereby
allowing designers to complete more turns per day.
SmartXplorer technology:
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Significant to this new release is the introduction of SmartXplorer
technology, developed specifically to address the top challenges of the
design community timing-closure and productivity.
SmartXplorer technology leverages distributed processing across multiple
Linux machines to enable even more implementation runs per day, and up to
38 percent faster performance by leveraging distributed processing and
multiple implementation strategies. SmartXplorer technology also provides
tools that allow users to monitor each run with individual timing reports.
PlanAhead Lite and strategy-based implementation:
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With the availability of the PlanAhead Lite tool in ISE Foundation software,
users have access to a subset of the powerful floorplanning and analysis
capabilities of the PlanAhead design and analysis tool. Included at no
additional cost, PlanAhead Lite features PinAhead technology, an intuitive
solution designed to simplify the complexities of managing the interface
between the target FPGA and PCB.
PinAhead technology facilitates early and intelligent pinout definition to
eliminate many of the pinout-related changes that typically happen
downstream by performing design rule checks during interactive pin
placement.
Once the pin assignments have been completed, PinAhead provides the ability
to export I/O port information through either comma separated value (CSV)
files or via VHDL or Verilog headers.
With ISE Design Suite10.1, Xilinx has also simplified the process of
determining optimal implementation settings. Designers now have the
ability to specify and set their own unique design goals, whether they are
working to maximize performance, optimize device utilization, reduce
dynamic power, or minimize implementation time.
For example, designers using the area reduction strategy can realize an
average of 10 percent better logic utilization.
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